Nuevos avances en el escalado de transistores de próxima generación para futuros nodos

Intel ha revelado nuevos avances técnicos que mantienen una amplia gama de innovaciones para la futura hoja de ruta de procesos de la compañía. Entre ellos destaca la continuación y evolución de la Ley de Moore. En el marco de la celebración de la edición 2023 del IEEE International Electron Devices Meeting (IEDM), los investigadores de la compañía han presentado avances en transistores CMOS (semiconductores complementarios de óxido metálico) apilados en 3D y combinados con alimentación trasera y contactos traseros directos. Siguiendo este mismo hilo, informaron también acerca de las vías de escalado de las innovaciones en I+D para el suministro de potencia en la cara posterior. Hablando de hitos, lograron demostrar con éxito la integración monolítica 3D a gran escala de transistores de silicio con transistores de nitruro de galio (GaN) en la misma oblea de 300 milímetros, en lugar de en empaquetado.

"A medida que nos adentramos en la era Angstrom y miramos más allá de los cinco nodos en cuatro años, la innovación continua se torna más crítica que nunca”. En el IEDM 2023, Intel ha mostrado su progreso “con avances en investigación que alimentan la Ley de Moore, subrayando nuestra capacidad para aportar tecnologías punteras que permitan un mayor escalado y un suministro eficiente de energía para la próxima generación de informática móvil.” Así lo aseguraba Sanjay Natarajan, Intel senior vice president y director general del grupo de Investigación de Componentes.

El escalado de transistores y la potencia de retroceso son fundamentales para ayudar a satisfacer la demanda exponencialmente creciente de una informática más potente. Año tras año, el fabricante satisface dicha demanda informática, demostrando que sus innovaciones seguirán impulsando la industria de los semiconductores y continuarán siendo la piedra angular de la Ley de Moore.

Compromiso con la innovación: así han avanzado

Los recientes anuncios sobre la hoja de ruta de la tecnología de procesos, que ponen de relieve la innovación de la empresa en el escalado continuo, se originaron en el citado grupo de Investigación de Componentes y se espera que estén en producción esta década. Durante el evento, la compañía aprovechó para mostrar su compromiso con la innovación y nuevas formas de poner más transistores en el silicio logrando al mismo tiempo un mayor rendimiento. En este sentido,  los investigadores identificaban las áreas clave de I+D necesarias para seguir escalando mediante el apilamiento eficiente de transistores. Combinadas con la alimentación trasera y los contactos traseros, supondrán importantes avances en la tecnología de arquitectura de transistores. Junto con la mejora del suministro de energía en la cara posterior y el empleo de nuevos materiales de canal 2D, la tecnológica está trabajando para ampliar la Ley de Moore a un billón de transistores en un encapsulado para 2030.

Por el momento, no obstante, ofrece los primeros transistores CMOS apilados en 3D y combinados con alimentación trasera y contacto trasero. Las últimas investigaciones constatan una “primicia” en el sector: la capacidad de apilar verticalmente transistores de efecto de campo complementarios (CFET) con un paso de puerta escalado hasta 60 nanómetros. El apilamiento de transistores permite aumentar la eficiencia y el rendimiento. También se combina con alimentación trasera y contactos traseros directos. Esto subraya el liderazgo de la compañía en transistores de puerta perimetral y muestra la capacidad de la empresa para innovar más allá del RibbonFET, lo que, consideran, les sitúa por delante de la competencia.

Asimismo, la compañía que capitanea Pat Gelsinger aspira a traspasar los cinco nodos en cuatro años e identifica las áreas clave de I+D necesarias para continuar con el escalado de transistores con suministro de energía trasera. “PowerVia de Intel estará lista para fabricación en 2024, lo que supondrá una de las primeras implementaciones de la entrega de energía trasera”, aseguraron los investigadores. Durante el acto, la organización también dirigió el foco hacia las mejoras de rendimiento y la creación de una ruta viable hacia las obleas de GaN en silicio de 300 milímetros. De hecho, este año, la empresa ha avanzado considerablemente en la integración de los procesos de silicio y GaN. Muestra de ello, la solución de circuito integrado de alto rendimiento a gran escala bautizada como DrGaN para el suministro de energía.